台积电先进封装，芯片产业的未来？

近年来，关于台积电先进封装的报道越来越多，在这篇文章里，我们基于台积电Douglas Yu早前的一个题为《TSMC packaging technologies for chiplets and 3D》的演讲，给大家提供关于这家晶圆厂巨头在封装方面的的全面解读。为了读者易于理解，在演讲内容的基础上做了部分补充。

本文首先从Douglas Yu演讲目录开始，然后是各项详细的内容。首先，简单地叙述半导体产业迎来了转折点，然后进入本论部分，即TSMC的先进的封装技术。具体如下，被称为“3D Fabric”的2.5/3D的集成化技术、System scale up和封装内部的互相连接的scale down。

其次，再进入第二项本论一一集成不同类型元件的新封装技术。具体而言，解释先进的放热技术、硅光电子（Silicon  Photonics）的集成化技术。文章的为汇总部分。

被TSMC称为“3D Fabric”的2.5/3D集成化技术由Front-end（FE 3D） 和Back-end（BE 3D）两处工程构成。Front-end（FE 3D）是一种堆叠硅芯片（Silicon Die）后并相互连接的工艺技术。有多种

分类，如将采用不同代际技术生产的硅芯片（Silicon Die）连接起来的技术、把硅芯片（Silicon Die）与其他材质的Die搭载于同一块基板上的技术等。

Back-end（BE 3D）是一种高密度地把多个硅芯片（Silicon Die）连接起来的同时，再与封装基板连接的技术。之前，TSMC开发了用于智能手机的封装技术“InFO（Integrated Fan-Out，集成扇出型）”和用于高性能计算机的封装技术“CoWoS（Chip on Wafer on Substrate，晶圆级封装）”。二者都具有丰富的量产实绩。

Front-end的SoIC有两种技术，其一为“CoW（Chip on Wafer）”，即一种在硅晶圆（Silicon Wafer）上堆叠芯片（Die）的技术；其二为“WoW（Wafer on Wafer）”，即一种将多片芯片（Silicon Wafer）堆叠起来的技术。此处需要注意的是，SoIC并不是一种将电气信号和电源系统等与外部（封装外部）连接的技术。通过与Back-end的3D Fabric或者传统的封装技术相结合，来实现半导体封装。

就Back-end的“InFO（Integrated Fan-Out，集成扇出型）”而言，它利用线路重布层（RDL：Redistribution Layer，一种将硅芯片（Silicon Die）的输入/输出电极引到外部的排线层）和外部电极（焊锡 Bump）实现高集成度的封装技术（InFO的概要将会在后续文章种进行介绍）。此外，还存在一种被称为“LSI（Local Silicon Interconnect）”的技术，即高密度地连接相邻芯片的技术。

“CoWoS（Chip on Wafer on Substrate，晶圆级封装）”是一种密集地放置硅芯片（Silicon Die）的高集成度封装技术。即在可形成精细的排线和电极的“中间基板（Interpoer）”上密集地放置多个硅芯片（Silicon Die）（CoWoS技术将会在后续文章中详细叙述）。“中间基板（Interpoer）”有硅和RDL两种选择项。

如上文所述，“3D Fabric”由Front-end（FE 3D）和Back-end（BE 3D）两种技术构成。Front-end（FE 3D）中有一种被称为“SoIC（System on Integrated Chips）”的、堆叠连接硅芯片（Silicon Die）的技术，这是一种可以支持“小芯片化”的技术。“小芯片化”指的是有意地将单颗芯片（Single Die）的系统LSI（SoC：System on a Chip）分割为多个芯片（Chiplet）的技术。这项技术才开始量产。

Back-end 3D（BE 3D）有两种将多个硅芯片（Silicon Die）高密度相互连接的技术。其一，用于智能手机的“InFO（Integrated Fan-Out，集成扇出型）”；其二，用于高性能计算机（HPC）的“CoWoS（Chip on Wafer on Substrate，晶圆级封装）”。二者都已拥有丰富的量产实绩。

Front-end 3D的SoIC大致分为两类。其一，利用多个制造代际技术迥异的小芯片（Silicon Die，Mini-die）来完成一个系统（相当于以往的System LSI），即Chiplet结构。可连接的“小芯片（Mini-die）”有各式各样，如利用先进的工艺技术生产的N代际Mini-die、N-1代际的Mini-die、以及N-2代际的Mini-die等等。

其二，利用工艺技术迥异的多个硅芯片（Silicon Die）组成一个模组（Module），即异构结构（Heterogeneous）。比方说，将利用逻辑半导体工艺生产的硅芯片（Silicon Die）和利用存储半导体工艺技术生产的硅芯片（Silicon Die）组合起来。

从“CMOS”转为”CSYS”

就以往的半导体研发技术而言，技术每进步一个代际，单个硅芯片（Silicon Die，或者称为Single Chip）上搭载的晶体管数量大约增加两倍。反过来看，每代技术下，集成同样数量的晶体管所需要的硅面积却减少一半。其实现的前提如下，即尽可能地将更多的线路埋入CMOS的单个芯片（Sigle Die）里，即所谓的“单芯片（Monolithic）集成的较大化”。

但是，就当下先进的7纳米、5纳米代际的CMOS生产而言，将利用不同代际技术生产的多个芯片（Die）组合起来、构成一个系统的做法正在成为解决方案。TSMC把这项解决方案称为“CSYS（Complementary Systems, SoCs and Chiplets integration”。

组成一个系统的半导体技术事例。

（a）是传统的系统LSI（SoC），在单颗芯片（Sigle Die）上实现大规模的线路。

（b）为在逻辑芯片（Logic Die）上堆叠逻辑芯片（Logic Die）（或者存储芯片）的事例（SoIC）。

（c）为水平放置逻辑芯片（Logic Die）（或者存储芯片）的事例。

（d）为在（c）的基础上，堆叠传感器芯片（Sensor Die）、高电压线路（HV）、逻辑芯片（Logic Die）（或者存储芯片）的SoIC事例。

以往，人们不会把采用不同工艺生产的硅芯片（Silicon Die）汇集在一起，而是把采用相同工艺技术生产的硅芯片（Silicon Die）封装在一起，且人们认为这有利于降低整体的成本。但是，就7纳米、5纳米等尖端的技术工艺而言，逻辑半导体的微缩化使成本不断增加，同时，难以实现微缩化的线路区块（Block）越来越多。

于是，微缩化的优势仅存在于大型的线路区块（Block）中，而采用尖端工艺变得越来越普遍。相反，将多个芯片（Die）以2.5/3D的形式连接起来的集成技术（即先进封装技术）的比重越来越大。更准确地说，要实现先进系统的研发，先进的封装技术是极其重要的。